Tripler and Quadrupler

Gambar 2.125 menunjukkan perpanjangan dari doubler tegangan setengah gelombang, yang berkembang tiga dan empat kali tegangan masukan puncak. Ini harus jelas dari pola

rangkaian koneksi bagaimana tambahan dioda dan kapasitor dapat dihubungkan sehingga

Tegangan outputnya mungkin juga lima, enam, tujuh, dan seterusnya, kali puncaknya

tegangan (Vm).

Dalam operasi kapasitor C1 dibebankan melalui dioda D1 ke tegangan puncak, Vm, selama

setengah siklus positif dari tegangan sekunder transformator. Kapasitor C2 mengenakan biaya

dua kali voltase puncak 2Vm yang dikembangkan dengan jumlah voltase kapasitor C1

dan transformator, selama setengah siklus negatif transformator volt sekunder-

usia.

Selama setengah siklus positif, dioda D3 melakukan dan tegangan pada kapasitor-

untuk C2 mengisi kapasitor C3 ke tegangan puncak 2Vm yang sama. Pada setengah-

siklus, dioda D2 dan D4 dilakukan dengan kapasitor C3, pengisian C4 ke 2Vm.

Tegangan kapasitor C2 adalah 2Vm, melintasi C1 dan C3 itu adalah 3Vm, dan melintasi C2

dan C4 itu adalah 4Vm. Jika bagian tambahan dioda dan kapasitor digunakan, masing-masing kapasitor- akan dikenakan biaya 2Vm. Mengukur dari atas belitan transformator (Gbr.

2.125) akan memberikan kelipatan aneh Vm pada output, sedangkan mengukur output

Tegangan dari bagian bawah transformator akan memberikan kelipatan puncak

tegangan, Vm.

Nilai transformator hanya Vm, maksimum, dan setiap dioda di sirkuit harusdiberi nilai 2Vm PIV. Jika bebannya kecil dan kapasitornya sedikit bocor, Tegangan dc yang sangat tinggi dapat dikembangkan oleh rangkaian jenis ini, menggunakan banyak detik- tions untuk meningkatkan tegangan dc.

Voltage - Divider Blasing

Pengaturan bias pembagi tegangan yang diterapkan pada amplifier transistor BJT juga ap-diberikan amplifier FET seperti ditunjukkan oleh Gambar 6.20. Konstruksi dasar adalah ex-Sama saja, tapi analisis dc masing-masing sangat berbeda. amplifier, tapi besarnya IB untuk amplifier penguat Common-emitor dapat mempengaruhi dc tingkat arus dan tegangan pada rangkaian input dan output. Ingat bahwa IB pro-vided hubungan antara input dan output sirkuit untuk BJT tegangan-divider config-urasi sementara VGS akan melakukan hal yang sama untuk konfigurasi FET. 

Jaringan Gambar 6.20 digambar ulang seperti ditunjukkan pada Gambar 6.21 untuk analisis dc. Perhatikan bahwa semua kapasitor, termasuk kapasitor bypass CS, telah diganti oleh sebuah "rangkaian terbuka" yang setara. Selain itu, sumber VDD dipisahkan menjadi dua equivalent sumber untuk memungkinkan pemisahan lebih lanjut daerah input dan output dari net- kerja. Sejak Ig = 0A, hukum Kirchhoff saat ini mensyaratkan bahwa IR1 - IR2 dan seri Rangkaian ekuivalen yang muncul di sebelah kiri gambar bisa digunakan untuk mencari level VG. Tegangan VG, sama dengan voltase di R2, dapat ditemukan dengan menggunakan tegangan- aturan pembatas sebagai berikut

     

Applying Kirchhoff’s voltage law in the clockwise direction to the indicated loop of Fig. 6.21 will result in

Hasilnya adalah persamaan yang terus mencakup dua variabel yang sama ap- Memakai persamaan Shockley: VGS dan ID. Jumlah VG dan RS ditetapkan oleh pembangunan jaringan Persamaan (6.16) masih merupakan persamaan untuk garis lurus, tapi asal tidak lagi menjadi titik dalam merencanakan jalur. Prosedur untuk merencanakan Pers. (6.16) bukanlah hal yang sulit dan akan dilanjutkan sebagai berikut. Karena ada garis lurus membutuhkan dua poin untuk didefinisikan, pertama mari kita gunakan fakta bahwa di manapun di hori- sumbu zontal pada Gambar 6.22 ID saat ini -  0 mA. Jika kita pilih ID menjadi 0 mA, kita pada intinya menyatakan bahwa kita berada di suatu tempat pada sumbu horizontal. Sesungguhnya lo- kation dapat ditentukan hanya dengan mengganti ID -  0 mA ke Pers. (6.16) dan temukan- Dengan nilai VGS yang dihasilkan sebagai berikut:

             

Hasilnya menentukan kapan kita plot Persamaan. (6.16), jika kita memilih ID = 0 mA, nilai VGS untuk plot akan VG volt. Poin yang baru ditentukan muncul pada Gambar. 6.22.

Untuk hal lain, mari kita gunakan fakta bahwa pada titik manapun di vertikal

sumbu VGS = 0 V dan selesaikan nilai ID yang dihasilkan:

                                    

Hasilnya menentukan kapan kita plot Persamaan. (6.16), jika VGS = 0 V, tingkat ID adalah ditentukan oleh Pers. (6.18). Perpotongan ini juga muncul pada Gambar 6.22. Dua titik yang didefinisikan di atas memungkinkan penggambaran garis lurus untuk mewakili Pers. (6.16). Perpotongan garis lurus dengan kurva transfer di wilayah tersebut Di sebelah kiri sumbu vertikal akan menentukan titik operasi dan yang sesuai tingkat ID dan VGS. Karena persimpangan pada sumbu vertikal ditentukan oleh ID =  VG / RS dan VG adalah Ditetapkan oleh jaringan input, peningkatan nilai RS akan mengurangi tingkat ID yang di- terseksi seperti ditunjukkan pada Gambar 6.23. Hal ini cukup jelas dari Gambar 6.23 bahwa:

Once the quiescent values of IDQ and VGSQ are determined, the remaining networkanalysis can be performed in the usual manner. That is,